研討會精華分享四：成功率和可靠性驅(qū)動的納米尺度集成電路設(shè)計方法學(xué)
11月16日，由深圳市有限元科技有限公司&達索系統(tǒng)Simulia聯(lián)合主辦的“第二屆電子產(chǎn)品性能設(shè)計提升研討會”，在深圳深航酒店成功召開。此次“電子產(chǎn)品性能設(shè)計提升”主題研討會，旨在通過會議搭建一個開放的技術(shù)交流平臺，分享電子產(chǎn)品設(shè)計方面的成果與經(jīng)驗，共同探討電子領(lǐng)域面臨的技術(shù)難題。以下，將為大家分享會議精華四：成功率和可靠性驅(qū)動的納米尺度集成電路設(shè)計方法學(xué)（教育部長江學(xué)者曾璇博士報告）。
研究背景
集成電路是二十世紀(jì)五、六十年代發(fā)展起來的一種新型半導(dǎo)體器件。它是經(jīng)過氧化、光刻、擴散、外延、蒸鋁等半導(dǎo)體制造工藝，把構(gòu)成具有一定功能的電路所需的晶體管、電阻、電容等元件及它們之間的連接導(dǎo)線全部集成在一小塊硅片上，然后焊接封裝在一個管殼內(nèi)的電子器件。六十年來，以單晶硅為主的半導(dǎo)體集成電路，已經(jīng)變得無處不在，成為整個信息技術(shù)的強大支柱。依賴于集成電路存在的計算機，手機和其他數(shù)字電器成為現(xiàn)代社會結(jié)構(gòu)不可缺少的一部分。集成電路帶來的數(shù)字革命是人類歷史中最重要的事件。
集成電路的制造以及設(shè)計技術(shù)的不斷突破也使其本身有了飛速的發(fā)展。早在1965年Gordon Moore （英特爾創(chuàng)始人之一）就曾預(yù)言：當(dāng)價格不變時，集成電路上可容納的晶體管數(shù)量大約每隔18個月便會翻一番，性能也將提升一倍?；仡檹哪菚r到現(xiàn)在這個領(lǐng)域的發(fā)展情況，確實如他所說。為提高性能，人們不斷地按照這個規(guī)律提高單個芯片上硅晶體管的數(shù)量。
集成電路產(chǎn)業(yè)無疑是有史以來發(fā)展最為迅猛的產(chǎn)業(yè)之一，隨著特征尺寸的持續(xù)不斷縮小，集成電路的性能和集成度均以幾何速度飛速增長。但集成電路制造工藝進入納米時代后，嚴(yán)重的工藝參數(shù)盤查導(dǎo)致集成電路性能及成品率的迅速惡化，可制造性和成品率問題已成為納米集成電路設(shè)計的致命性難題。
集成電路設(shè)計面臨的挑戰(zhàn)
集成電路是二十世紀(jì)五、六十年代發(fā)展起來的一種新型半導(dǎo)體器件。它是經(jīng)過氧化、光刻、擴散、外延、蒸鋁等半導(dǎo)體制造工藝，把構(gòu)成具有一定功能的電路所需的晶體管、電阻、電容等元件及它們之間的連接導(dǎo)線全部集成在一小塊硅片上，然后焊接封裝在一個管殼內(nèi)的電子器件。
現(xiàn)有工藝已經(jīng)可以做到7nm，在這樣的尺度下，集成電路碰到一些非常困難的問題。首先，所有期間制造時都是用193nm，但是我們要做的尺寸已到7nm。還有就是現(xiàn)有的單重曝光已無法滿足，遇見到了需要進行雙重、三重、多重曝光的技術(shù)。
工藝的推進促使集成電路設(shè)計面臨許多困難，我們做的器件、互連線跟板圖設(shè)計完全不一樣，這里面涉及到成平率、可靠性的問題，所以必須在設(shè)計階段有新的發(fā)展，復(fù)旦大學(xué)曾博士及其團隊采用基于及其學(xué)習(xí)的集成電路設(shè)計新方法，應(yīng)用于集成電路成品率分析、模擬電路智能設(shè)計、互聯(lián)線分析和建模、生物芯片設(shè)計等方面。
基于機器學(xué)習(xí)的集成電路統(tǒng)計分析方法
1、基于貝葉斯推斷的成品率分析方法
- 在集成電路分析中，不可能收集到大量數(shù)據(jù)；
- 只能利用少量數(shù)據(jù)來獲得盡可能高精度的結(jié)果；
√ 電路設(shè)計制造通常遵循設(shè)計流程
√ 同樣的仿真和測量數(shù)據(jù)會在多個階段進行測量
發(fā)展了一系列貝葉斯推斷方法，提高分析效率達1個量級
√ 二元形式的貝葉斯推斷方法[DAC’2014]
√ 多個相關(guān)的性能參數(shù)的貝葉斯推斷方法[DAC’2015]
√ 多個先驗的貝葉斯推斷方法[DAC’2016]
√ 稀疏先驗貝葉斯推斷方法[DAC’2016]
2、參數(shù)成品率測例: SRAM讀取通路
SRAM讀取通路采用65nm工藝設(shè)計
√ 前一階段(前仿真)成品率: 89.88%
√ 后一階段(后仿真)成品率: 90.66%
√ 本項目提出的方法相比傳統(tǒng)的蒙特卡洛方法降低了8x的代價
3、參數(shù)成品率測例:硅片實測結(jié)果
兩次流片的硅片測試數(shù)據(jù)
√ 第一次流片成品率作為早期數(shù)據(jù): 90.63%
√ 第二次流片成品率作為后期數(shù)據(jù): 90.25%
√ 本項目提出的方法相比傳統(tǒng)的蒙特卡洛方法降低了10x的代價
4、提出了基于壓縮感知和貝葉斯推斷的電路性能建模
利用貝葉斯推斷，僅需測量40片芯片，與實測112片的電路性能精度相當(dāng)，硅片測試成本降低了3倍，
5、高維多失效區(qū)域SRAM失效率分析方法
√ 提出了基于高維、多失效區(qū)域重要采樣的SRAM失效率分析方法MFRIS
√ 用多起始點優(yōu)化算法解決高維工藝空間內(nèi)、存在多失效區(qū)域時的 OSV 搜索問題，用自適應(yīng)建模方法提高重要性采樣的計算效率
√ 比美國CMU大學(xué)Xin Li教授的子集采樣 SUS方法速度快3倍，估計值標(biāo)準(zhǔn)差減小1個量級
6、貝葉斯推斷高維SRAM成品率分析
√ 提出了基于貝葉斯推斷的高維SRAM 成品率分析方法，僅需要少量的高維電路仿真即可獲取高維SRAM 電路極低失效率
√ 對485維80bit SRAM陣列，失效率分析速度比MFRIS方法（發(fā)表在2017年IEEE T-VLSI）提升6.9-7.7倍，被IEEE DAC’2018錄用
模擬集成電路設(shè)計智能優(yōu)化工具
1、模擬電路設(shè)計的挑戰(zhàn)
- 從電路及設(shè)計(10-100晶體管)到系統(tǒng)級設(shè)計 (1000-10000晶體管)
- 非線性優(yōu)化問題非常困難
√ 非凸問題
√ 局部最優(yōu)和全局最優(yōu)
- 高維非線性優(yōu)化問題更加困難
- 納米尺度集成電路設(shè)計
必須采用晶體管級仿真來保證精度
工藝偏差導(dǎo)致性能偏差和成品率損失
需要大量的PVT采樣來進行成品率分析
2、模擬電路優(yōu)化算法回顧
基于仿真的優(yōu)化算法
- 模擬退火(TCAS-I, 2005),
- 進化算法(ISCAS, 2009),
- 粒子群算法(ICM, 2011), etc.
- 比利時魯汶大學(xué)Georges Gielen教授工作
√ 全局優(yōu)化的差分進化算法
√ 基于高斯過程的伴隨模型來降低電路仿真次數(shù)
√ 二級差分運放的設(shè)計(TCAD,2011)、線性Rf放大器的設(shè)計 (TCAD, 2012), √ 毫米波集成電路設(shè)計 (TCAD, 2014).
- 基于模擬的優(yōu)化方法基于電路仿真，精度最高，但計算復(fù)雜度較高
- 貝葉斯優(yōu)化的模擬電路自動綜合方法[IEEE TCAS-I 2018]
√ 設(shè)計效率比模擬退火、遺傳、差分進化算法等提升3-5倍以上
√ 相比魯汶大學(xué)G. Gielen教授提出的GASPAD優(yōu)化方法，優(yōu)化結(jié)果更優(yōu)，仿真點數(shù)目減少到1/3到1/5
- 貝葉斯優(yōu)化的成品率優(yōu)化方法[IEEE TCAD 2018]
√ 效率相比魯汶大學(xué)G. Gielen教授的ORDE算法提升5倍，優(yōu)化結(jié)果相當(dāng)
√ 對于SRAM電路相比清華大學(xué)提出方法效率提升100倍
- 多起始點優(yōu)化和稀疏建模的模擬電路綜合[IEEE TCAD 2017]
√ 相比模擬退火、差分進化、遺傳、粒子群、半定規(guī)劃，計算速度提升1.3~2100倍
3、PLL設(shè)計
IBM 65nm和UMC 65nm工藝下的優(yōu)化結(jié)果
工藝偏差下的結(jié)果：
經(jīng)過優(yōu)化后，相位噪聲方差降低了 51.64%
運行時間：
UMC 65nm : 一輪優(yōu)化耗費4.4小時
IBM 65nm: 兩輪優(yōu)化耗費17.5小時
4、ADC設(shè)計
- 我們優(yōu)化結(jié)果性能優(yōu)于人工設(shè)計
- TSMC 65nm 工藝
- 1523 晶體管, 42 設(shè)計參數(shù)
- 采用行為級模型，10核下耗費21.6小時
5、60GHz電感器件優(yōu)化結(jié)果
60GHz電感：品質(zhì)因數(shù)相當(dāng)，平均仿真次數(shù)僅為比利時魯汶大學(xué)George Gielen教授提出的GASPAD [1]方法提高1/3，效率提升3倍
6、RF 數(shù)字功率放大器設(shè)計
運放電路成品率優(yōu)化結(jié)果：
提出的貝葉斯優(yōu)化方法，效率比比利時魯汶大學(xué)George Gielen教授提出的ORDE [1]方法提高5倍, 成品率相當(dāng)
集成電路的互連線分析
集成電路：數(shù)億晶體管+總長數(shù)公里互連線 ，信號在互連線上，傳輸時間決定芯片速度，為分析芯片速度，互連線建模為千萬量級等效電路。
- 復(fù)旦大學(xué)與中科院計算數(shù)學(xué)所合作，將數(shù)億自由度的并行自適應(yīng)有限元方法應(yīng)用于超大規(guī)模集成電路互連線參數(shù)提取
- 基于PHG平臺的集成電路互連線寄生參數(shù)建模、仿真的高效并行數(shù)值方法
- 首次實現(xiàn)能在上千和上萬CPU核上運行的參數(shù)提取工具
應(yīng)用1：國際直線對撞機設(shè)計
斯坦福直線加速器中心將SOAR集成到Omega3P軟件包，應(yīng)用于研究國際直線對撞機中的高次模阻尼問題，并發(fā)現(xiàn)了新的物理現(xiàn)象。
應(yīng)用2：“利用SOAR成功計算了320萬階9腔超導(dǎo)模型問題中的二次特征值問題。結(jié)果表明SOAR不僅速度上大大超過線性化Arnoldi方法，精度也更高?！?/span>
應(yīng)用3：MEMS設(shè)計軟件包MOR for ANSYS
德國Freiburg大學(xué)微系統(tǒng)技術(shù)研究所將 SOAR 集成到商業(yè)模型降階軟件包MOR for ANSYS中，其負(fù)責(zé)人在專著中指出該軟件包實現(xiàn)了二階系統(tǒng)的三種降階方法，其中第三種方法就是利用SOAR進行保結(jié)構(gòu)模型降階
應(yīng)用4：應(yīng)用于頻變電磁器件降階
“本文提出的頻變電磁器件降階方法是基于對二階動力系統(tǒng)降階技術(shù)[14-17](即SAPOR)的拓展”
應(yīng)用5：IEEE Fellow、美國UIUC 大學(xué)Cangellaris教授
應(yīng)用SOAR研究頻變電磁器件降階
應(yīng)用6：德國斯圖加特大學(xué)P. Eberhard教授應(yīng)用SOAR研究變形多體動力系統(tǒng)
應(yīng)用7：加拿大麥吉爾大學(xué)R. Khazaka教授將SOAR應(yīng)用于微波波導(dǎo)全波分析的模型降階問題
應(yīng)用8：漢堡工業(yè)大學(xué)H. Voss教授應(yīng)用SOAR求解由正則化得到的大規(guī)模二次特征值問題
大量端口互連線電路模型降階方法
在滿足精度的前提下，降階工具的加速比比商業(yè)工具Synopsys HSPICE PACT降階工具的加速比高1.05-72倍
AMOR比Cadence商業(yè)工具快3.4-7.28倍
生物芯片設(shè)計
智能可穿戴設(shè)備
采用ECG信號實現(xiàn)人的身份識別
√ 普適性
√ 容易測量
√ 唯一性
√ 永久性
集成電路設(shè)計技術(shù)的進步不斷給工藝技術(shù)的發(fā)展提出更高要求，同時工藝技術(shù)的更新?lián)Q代又稱為設(shè)計技術(shù)不斷進步的動力。人工智能技術(shù)將在集成電路設(shè)計方法上產(chǎn)生革命性變化，為集成電路設(shè)計方法和新工具帶來新的產(chǎn)業(yè)機遇。元王也將不斷進步提高CAE仿真技術(shù)，深耕CAE軟件研發(fā)，適應(yīng)時代的發(fā)展，為客戶創(chuàng)造價值，為國內(nèi)CAE仿真行業(yè)發(fā)展做出貢獻。
